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岗位职责 1.为公司基于RISC-V CPU内核的机器学习ASIC芯片设计RTL
2.微架构及实现3.能够在功能性能功率和面积需求之间做出合理权衡4.参与设计和代码审查5.优化芯片的时钟及功耗6.为模拟仿真过程中的芯片功能和性能调试提供支持7.为RTL设计编写计时和功耗限制
岗位要求1.电子计算机物理数学等相关理工科专业硕士或博士学历2.具备使用System Verilog进行RTL设计的经验3.良好的Python/Perl/Tcl脚本编写能力4.具备功耗优化相关知识5.对RISC-V指令集CPU体系架构存储器分级体系有所了解将优先考虑6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文听说读写能力熟练9.优秀的学习能力责任心和团队协作能力10.有跨地域cross time zone, 跨语言协作经验的优先考虑Junior: 5年以下相关岗位工作经验Senior: 1.5年以上相关岗位工作经验2.有Task leader经历优先考虑